6月25日，台积电技术研讨会上海站圆满举办。大会聚焦先进制程、Chiplet异构集成、高速算力互连等热门赛道，汇聚半导体产业链顶尖技术团队与研发精英，共探先进工艺下芯片设计的创新突破与落地方案。
TSMC技术研讨会-上海
核心IP方案吸睛，适配先进制程算力需求
晟联科受邀重磅参会，携自研112G SerDes、PCIe 6.0等高速接口IP解决方案亮相Partner Pavilion展区，深度展示了从芯片内部互连到芯片间高速通信、再到系统级数据传输（SerDes+PCIe+UCIe）的完整高速接口IP技术链路，引发现场众多专家和观众关注。
为了应对HPC、数据中心等大算力应用带来的挑战，晟联科 112G SerDes 高速接口IP不断“打破边界”，支持 42dB@112G PAM4 长距离传输。不仅可以实现芯片间的 Chip-to-Chip 高速互连，让分布式运行的多Die集成为一颗高性能运行的芯片，做到低延时，高速率。还能覆盖芯片模组、背板到直连电缆的高速传输，完美适配 HPC SoC 同构/异构架构。
同时，随着超大算力集群对延迟、功耗、带宽、串扰等的要求愈发苛刻，光互连成为必然趋势。晟联科 112G SerDes 以高速串并行信号转换技术，打通电信号与光通道，实现海量数据低功耗、低延时、高可靠性传输。
现场，晟联科还展出PCIe 6.0 IP 及解决方案，基于数字信号处理（DSP）架构，每通道支持64GT/s的传输速率，可配置到16条通道。晟联科PCIe 6.0 IP低功耗、高性能、Die Size小，能够在高插损信道下实现极低误码率传输，为高性能计算场景下的各类应用提供可靠的数据传输。
深度技术交流，共探制程与IP协同创新
展会现场交流氛围热烈，众多芯片设计企业、技术研发团队驻足咨询。晟联科工作人员围绕先进制程适配、高速IP集成设计、信号完整性优化、量产落地难点等核心问题，与到场嘉宾展开一对一深度技术交流，针对性解答客户在高端芯片研发、高速互连架构搭建中的实际困惑。
凭借成熟的量产案例与专业的技术输出，晟联科充分展现了国产高速接口IP的硬核实力与生态适配能力。
此次台积电技术研讨会之行，是晟联科对接先进制程生态、深耕高端高速互连领域的重要一站。未来，晟联科将持续打磨SerDes、PCIe 6.0等核心高速IP产品，持续适配先进工艺迭代升级，以高可靠、高性能的自主IP方案，赋能国产高端芯片创新，助力半导体产业高速互连生态蓬勃发展。
关于晟联科
About Company
上海晟联科半导体有限公司（以下简称：晟联科）是领先的高速接口IP及解决方案供应商，公司凭借深厚的技术积累，构建起远距离、低功耗、低延时的高速接口IP矩阵，涵盖112G/56G SerDes、32G/16G UCIe、 PCle 6.0 IP及解决方案，全方位满足高性能计算（HPC）、数据中心、智能驾驶及存储系统等场景的严苛需求。
自成立以来，晟联科始终坚持自主研发，成功掌握DSP-based 高速 SerDes 核心技术，已实现商用量产出货超2亿条SerDes通道。晟联科高速接口IP及解决方案也实现了高度的灵活性和自适应性，显著提升系统整体性能，实现“芯”连天下，智算未来！
