3 月 29 日，在第二届浦江 AI 学术年会上，由上海人工智能实验室 DeepLink 团队牵头，联合晟联科、华为、壁仞、沐曦、中科海光等 16 家核心产业伙伴与 8 所顶尖高校参编的《超节点技术体系白皮书》（以下简称 “白皮书”）正式发布。
作为高速接口 IP 领域的技术领先企业，晟联科凭借深厚的技术积累与市场领先优势，深度参与白皮书核心技术内容建设，重点承担了物理层架构与接口、Scale-Up 光互连方案技术规范的核心内容研发与输出，成为超节点底层互连技术体系构建的重要力量。
全维技术体系，回应算力产业核心命题
本次发布的《超节点技术体系白皮书》，系统性回应了算力产业从单点芯片竞争转向系统能力突破的行业命题。
白皮书从架构分析、软件系统、建模仿真、参考设计和未来演进五大维度构建起完整的超节点技术体系，既明晰了Scale-up 架构的算力突破核心价值、精准回应行业 “软硬协同” 的核心需求，更推出五类适配不同产业阶段、负载特征和供应链条件的超节点参考构型，实现了超节点从理论到实践、硬件到软件、现状到未来的全维度覆盖，为产业落地实践和各领域参与者提供了清晰的行动指引。
核心技术参编，彰显晟联科硬实力
超节点的高效运行，离不开底层高速、稳定、低时延的互连支撑。作为白皮书核心技术参编方，晟联科从物理层与Scale-up 光互连两大关键方向，为超节点体系注入核心技术能力：
物理层技术：筑牢超节点信号传输根基
在物理层技术领域，晟联科依托自研 112G SerDes、PCIe 6.0、32G UCIe 等高性能高速接口 IP 技术，为超节点架构打造了高可靠的底层信号传输底座，实现了高速率、高可靠、低损耗的物理层数据交互，从源头保障超节点系统的基础通信能力，为上层系统功能的高效实现奠定坚实基础。
· 112G SerDes：PAM4调制、112Gbps单通道速率；
· PCIe 6.0：64GT/s、带宽翻倍；
· UCIe：32GT/s标准封装 + 64GT/s先进封装；
Scale-up 光互连：突破算力扩展技术瓶颈
在 Scale-up 光互连领域，晟联科聚焦光电协同互连技术研发，打造适配超节点算力横向扩展需求的光互连解决方案，包含：LPO（DSP-less）、CPO（Tbps级）、光电融合SerDes，有效突破传统电互连的带宽与时延瓶颈，为超节点系统的跨节点协同计算提供关键的高速互连技术支撑，助力超节点实现系统级的高带宽、低时延互连能力升级。
聚力新征程，共筑算力产业发展底座
本次联合发布，既是晟联科在高速互连领域技术实力与行业价值的集中彰显，更是公司技术深耕与产业协同新征程的起点。面向未来，随着 AI 技术与科学计算的深度融合，超节点将成为 AI 时代的核心计算单元，算力产业的系统级突破也迎来新的发展机遇。
晟联科将持续深耕高速互连技术领域，立足224G SerDes、PCIe 7.0等下一代高速接口技术路线，持续布局超前研发，依托在物理层与光互连领域的核心技术优势，与上海人工智能实验室及全行业伙伴协同发力，持续推动超节点技术突破能力边界，助力算力基础设施实现跨越式发展，为通用人工智能的到来筑牢底层互连技术根基。
关于晟联科
About Company
上海晟联科半导体有限公司（以下简称：晟联科）是领先的高速接口IP及解决方案供应商，公司凭借深厚的技术积累，构建起远距离、低功耗、低延时的高速接口IP矩阵，涵盖112G/56G SerDes、32G/16G UCIe、 PCle 6.0 IP及解决方案，全方位满足高性能计算（HPC）、数据中心、智能驾驶及存储系统等场景的严苛需求。
自成立以来，晟联科始终坚持自主研发，成功掌握DSP-based 高速 SerDes 核心技术，已实现商用量产出货超2亿条SerDes通道。晟联科高速接口IP及解决方案也实现了高度的灵活性和自适应性，显著提升系统整体性能，实现“芯”连天下，智算未来！
